Mục tiêu của bài học này là phân tích sâu về song song hóa (parallelism) – kỹ thuật hiệu quả nhất để giảm độ trễ bằng cách giảm số chu kỳ logic cần thiết để hoàn thành một tác vụ.

1. Nguyên tắc của Song song hóa trong Giảm Độ trễ

Ở các bài trước, chúng ta đã học kỹ thuật Pipelining để tăng thông lượng bằng cách cho phép SCTL chạy ở xung nhịp cao hơn. Tuy nhiên, Pipelining lại làm tăng độ trễ. Để giảm độ trễ, chúng ta cần một cách tiếp cận khác: thay vì làm cho mỗi chu kỳ nhanh hơn, chúng ta tìm cách giảm tổng số chu kỳ cần thiết. Đây chính là lúc song song hóa phát huy tác dụng.

Tuần tự vs. Song song

Hãy xem xét ví dụ cộng 8 số. Nếu thực hiện một cách tuần tự (số thứ nhất cộng số thứ hai, lấy kết quả cộng số thứ ba, v.v.), chúng ta sẽ cần 7 phép cộng nối tiếp nhau. Nếu mỗi phép cộng mất 1 chu kỳ logic, toàn bộ quá trình sẽ mất 7 chu kỳ. Đây là một độ trễ lớn.

Bằng cách song song hóa, chúng ta có thể thực hiện nhiều phép cộng trong cùng một chu kỳ. Thay vì một chuỗi dài, chúng ta tạo ra một cấu trúc rộng hơn. Kỹ thuật này tận dụng trực tiếp thế mạnh về kiến trúc của FPGA.

2. Các Mẫu thiết kế Song song hóa Phổ biến

Có nhiều cách để áp dụng song song hóa, tùy thuộc vào bản chất của thuật toán.

a. Song song hóa Dữ liệu (Data Parallelism)

Đây là dạng đơn giản nhất, áp dụng khi bạn có nhiều luồng dữ liệu độc lập. Ví dụ, xử lý 4 kênh analog khác nhau. Thay vì dùng một khối xử lý và multiplexing qua 4 kênh (tốn nhiều chu kỳ), bạn có thể nhân bản khối xử lý thành 4 bản sao, mỗi bản sao dành riêng cho một kênh. Tất cả 4 kênh sẽ được xử lý đồng thời. Kỹ thuật này không làm giảm độ trễ xử lý của một kênh đơn lẻ, nhưng nó giảm độ trễ tổng thể của hệ thống khi phải xử lý tất cả các kênh.

b. Song song hóa Tác vụ (Task Parallelism) – Cấu trúc Cây

Đây là kỹ thuật cốt lõi để giảm độ trễ cho một tác vụ duy nhất. Nó đặc biệt hiệu quả với các phép toán có tính kết hợp (associative) như cộng, nhân, tìm giá trị lớn nhất/nhỏ nhất (max/min).

Ví dụ: Cộng 8 số bằng Cấu trúc Cây (Tree Structure)

Tầng 1 (4 phép cộng): Thực hiện 4 phép cộng song song: (số 1 + số 2), (số 3 + số 4), (số 5 + số 6), (số 7 + số 8). Tầng này mất 1 chu kỳ logic.
Tầng 2 (2 phép cộng): Lấy 4 kết quả từ Tầng 1 và thực hiện 2 phép cộng song song. Tầng này mất thêm 1 chu kỳ logic.
Tầng 3 (1 phép cộng): Lấy 2 kết quả từ Tầng 2 và thực hiện phép cộng cuối cùng. Tầng này mất thêm 1 chu kỳ logic.

Kết quả là toàn bộ quá trình cộng 8 số chỉ mất tổng cộng 3 chu kỳ logic, so với 7 chu kỳ của phương pháp tuần tự. Độ sâu logic đã giảm từ (N-1) xuống còn log₂(N). Đây là một sự cải thiện đáng kể về độ trễ.

c. Song song hóa Hoàn toàn – Mạng Lưới (Lattice Structure)

Đối với các thuật toán phức tạp hơn như sắp xếp, chúng ta có thể áp dụng một dạng song song hóa cao hơn. Ví dụ, để sắp xếp một mảng 8 phần tử, thay vì dùng một thuật toán lặp (mất nhiều chu kỳ), ta có thể xây dựng một “mạng lưới sắp xếp” (sorting network) bằng các khối so sánh-và-hoán-đổi (compare-and-swap). Mạng lưới này là một mạch tổ hợp lớn, nhận 8 đầu vào chưa sắp xếp và tạo ra 8 đầu ra đã sắp xếp chỉ trong một chu kỳ SCTL. Đây là ví dụ điển hình của việc đạt được độ trễ tối thiểu (1 chu kỳ) bằng cách trả giá bằng một lượng tài nguyên rất lớn.

3. Cái giá của Song song hóa: Sự Bùng nổ về Tài nguyên

Song song hóa không phải là một giải pháp miễn phí. Nó là một sự đánh đổi trực tiếp và rõ ràng giữa **độ trễ** và **tài nguyên**.

Chi phí Tài nguyên

Để thực hiện N phép toán song song, bạn cần N đơn vị logic phần cứng tương ứng. Trong ví dụ cộng 8 số, cấu trúc cây cần 7 bộ cộng, trong khi cấu trúc tuần tự chỉ cần 1 bộ cộng được tái sử dụng qua 7 chu kỳ. Việc song song hóa hoàn toàn một thuật toán sắp xếp có thể tiêu tốn hàng nghìn LUTs.

Chi phí Định tuyến (Routing)

Việc kết nối một số lượng lớn các khối logic song song sẽ tạo ra một mạng lưới dây nối phức tạp trên chip. Điều này không chỉ làm tăng mức sử dụng tài nguyên định tuyến mà còn có thể tạo ra các đường dẫn dài, làm tăng độ trễ định tuyến và cuối cùng là giới hạn tần số xung nhịp tối đa, ảnh hưởng ngược lại đến nỗ lực giảm độ trễ.

4. Tổng kết nội dung bài học

Song song hóa là kỹ thuật chính để chiến thắng trong cuộc chiến giảm độ trễ, nhưng phải được sử dụng một cách có tính toán.

Mục tiêu của Song song hóa: Giảm tổng số chu kỳ logic cần thiết để hoàn thành một tác vụ.
Cấu trúc Cây là một công cụ mạnh mẽ: Đối với các phép toán kết hợp, cấu trúc cây giúp giảm độ sâu logic từ tuyến tính (N) xuống logarit (log N).
Đánh đổi cốt lõi: Song song hóa là sự đánh đổi trực tiếp giữa **Độ trễ** và **Tài nguyên**. Bạn phải quyết định xem việc giảm vài chu kỳ độ trễ có đáng để trả giá bằng hàng trăm hoặc hàng nghìn LUTs hay không.
Kết hợp các Kỹ thuật: Một thiết kế tối ưu thường là sự kết hợp thông minh giữa Pipelining (để đạt xung nhịp cao) và Song song hóa (để giảm số chu kỳ trong mỗi tầng pipeline).

Sau khi đã tìm hiểu các kỹ thuật tối ưu hóa về thông lượng và thời gian, các bài học tiếp theo sẽ chuyển sang khía cạnh thứ ba của hiệu suất: tối ưu hóa tài nguyên.

Đi tới Bài 12: Các Kỹ thuật Tối ưu hóa Tài nguyên (Resource) →

Đào tạo, Khóa đào tạo nâng cao, LabVIEW FPGA High Performance

Bài 11: Giảm Độ trễ (Latency) thông qua Song song hóa

1. Nguyên tắc của Song song hóa trong Giảm Độ trễ

Tuần tự vs. Song song

2. Các Mẫu thiết kế Song song hóa Phổ biến

a. Song song hóa Dữ liệu (Data Parallelism)

b. Song song hóa Tác vụ (Task Parallelism) – Cấu trúc Cây

c. Song song hóa Hoàn toàn – Mạng Lưới (Lattice Structure)

3. Cái giá của Song song hóa: Sự Bùng nổ về Tài nguyên

Chi phí Tài nguyên

Chi phí Định tuyến (Routing)

4. Tổng kết nội dung bài học

ThaoNguyen

Để lại một bình luận Hủy

CÔNG TY CỔ PHẦN HỆ THỐNG AIOT

VỀ CHÚNG TÔI

QUY ĐỊNH & CHÍNH SÁCH

ĐỊA CHỈ VĂN PHÒNG GIAO DỊCH