Phần 1: Nền tảng và Các cấu trúc Cốt lõi (Bài 1-6)
Phần này tập trung xây dựng kiến thức nền tảng, giải thích các nguyên tắc thiết kế và giới thiệu sâu về công cụ quan trọng nhất là Vòng lặp thời gian Đơn chu kỳ (SCTL) cùng các quy tắc lập trình liên quan.
- Bài 1: Giới thiệu về Thiết kế FPGA Hiệu suất cao
- Bài 2: Tìm hiểu Nền tảng Phần cứng NI RIO
- Bài 3: Lập trình Hiệu suất cao với Single-Cycle Timed Loop (SCTL)
- Bài 4: So sánh SCTL và Mã LabVIEW FPGA Tiêu chuẩn
- Bài 5: Tìm hiểu Sâu về SCTL: Lợi ích và Hạn chế
- Bài 6: Các Hàm và Cấu trúc được Hỗ trợ trong SCTL
Phần 2: Các Kỹ thuật Tối ưu hóa (Bài 7-14)
Phần này đi sâu vào các kỹ thuật thực hành để tối ưu hóa thiết kế trên cả ba khía cạnh: thông lượng, thời gian và tài nguyên. Bạn sẽ học cách áp dụng Pipelining, giảm Critical Path và quản lý tài nguyên chip hiệu quả.
- Bài 7: Các Kỹ thuật Tối ưu hóa Thông lượng (Throughput)
- Bài 8: Giảm thiểu Đường dẫn Tới hạn (Critical Path) và Kỹ thuật Pipelining
- Bài 9: Giảm Khoảng thời gian Khởi tạo (Initiation Interval)
- Bài 10: Các Kỹ thuật Tối ưu hóa Thời gian (Timing)
- Bài 11: Giảm Độ trễ (Latency) thông qua Song song hóa
- Bài 12: Các Kỹ thuật Tối ưu hóa Tài nguyên (Resource)
- Bài 13: Tối ưu hóa Tài nguyên qua Kiểu dữ liệu (Data Types)
- Bài 14: Cân bằng Tài nguyên và Tái sử dụng Logic (Multiplexing)
Phần 3: Tích hợp IP và Luồng dữ liệu Nâng cao (Bài 15-20)
Phần cuối cùng mở rộng các kỹ năng bằng cách hướng dẫn tích hợp các khối IP (Intellectual Property) và quản lý các cơ chế truyền dữ liệu phức tạp như DMA (Host-FPGA) và Peer-to-Peer Streaming (FPGA-FPGA).
- Bài 15: Tích hợp các Khối IP (Intellectual Property) Thông lượng cao
- Bài 16: Giao thức Handshaking và Luồng dữ liệu
- Bài 17: Tích hợp IP từ Xilinx CORE Generator
- Bài 18: Tích hợp IP từ Ngôn ngữ Mô tả Phần cứng (HDL)
- Bài 19: Các Cơ chế Truyền dữ liệu (Data Transfer)
- Bài 20: Truyền dữ liệu giữa FPGA và Host (DMA & Peer-to-Peer)